Easyelectronics.ru

always @(posedge clk)   // процесс захвата значений ADC и записи их в память -------------------------------------
begin
   case (clk_ph)        // действие в зависимости от фазы сигнала
   
    0: begin
        if (adc_capt_en==1)    // если захват разрешен - то будет дальнейшее исполнение, иначе будем стоять здесь
          begin
             clk_ph[2:0]<=1;       // следующая фаза захват данных с АЦП
             adc_enc<=1;           // подадим сигнал на захват для АЦП
             ram_wr<=0;          // запишем данные которые уже на шинах                 
          end
              else ram_adr_write<=0; // если мы не в режиме захвата - установим адрес записи в ноль
    end
   
    1: begin
         adc_enc<=0;                       // снимем команду на захват данных с АЦП

         adc_val[7:0]<=port_adc_val[7:0];     // возьмем данные с АЦП

         clk_ph[2:0]<=2;                    // следующая фаза команда на захват новых данных с АЦП
    end
   
    2: begin
         adc_enc<=1;         // подадим сигнал на захват для АЦП

         ram_wr<=1;             // режим чтения для SRAM

         clk_ph[2:0]<=3;      // следующая фаза - захват второго байта с АЦП

        ram_adr_write<=ram_adr_write+1;        // увеличим адрес на 1 (перейдем к следующей ячейки для след. записи)
         
    end
   
    3: begin
         adc_enc<=0;                  // снимем команду на захват данных с АЦП

         ram_dataH[7:0]=adc_val[7:0];      // возьмем данные с АЦП
         ram_dataL[7:0]=port_adc_val[7:0];  // выдадим данные для записи в SRAM
         
         clk_ph[2:0]<=0;               // переходим к фазе "0"
                     
    end
   endcase
     
end

    library ieee;
    use ieee.std_logic_1164.all;
    .......
    -- Дальше можно делать объявления std_logic
    signal a, b : std_logic;
    signal c : std_logic_vector(7 downto 0);
    shared variable d : std_logic_vector(7 downto 0):="01010101";


    -- Использование операторов loop, next, exit, if, присваивание
    -- Несинтезируемый фрагмент VHDL-кода подсчитывает кол-во несовпадающих бит в двух массивах
    neq := 0;
    L1 : for i in 0 to 31 loop
       next L1 when mem1(i) = mem2(i);
       for j in 7 downto 0 loop
           crash := 1;
           exit L1 when (mem1(i)(j) = 'X' or mem2(i)(j) = 'X');
           crash := 0;
           if (mem1(i)(j) /= mem2(i)(j)) then neq := neq+1;
       end loop;
    end loop L1;