Easyelectronics.ru

Электроника для всех
Текущее время: 30 апр 2017, 21:36

Часовой пояс: UTC + 5 часов



    • Изготовление печатных плат. Примерные цены: 10 штук 2-слоя 100*100mm 8.21$ или около ~470 рублей
    • Создание принципиальных схем и проектирование печатных плат
    • Симуляция работы на spice моделях
    • Просмотр GERBER файлов

Начать новую тему Ответить на тему  [ Сообщений: 2 ] 
Автор Сообщение
 Заголовок сообщения: Муки с FPGA
СообщениеДобавлено: 17 апр 2017, 23:51 
Здравствуйте!

Зарегистрирован: 17 апр 2017, 23:41
Сообщения: 2
Всем привет.
Решил вернуться к освоению FPGA, а то моя плата Xilinx Spartan покрылась пылью, а реализовывать самодельный частотметр на логических микросхемах лениво.

Но ближе к сути. У меня есть такой вот код:

Код:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity buttons is
port(data1_in : in std_logic;
     data2_in : in std_logic;
     data_out : out std_logic);
end buttons;

architecture btn of buttons is
component nand2 port (a, b: in std_logic; c : out std_logic);
end component;
component inv port (a: in std_logic; b : out std_logic);
end component;

signal d1_out, d2_out : std_logic;
begin
D1: nand2 port map(data1_in, data2_in, d1_out);
D2: inv port map(data1_in, d2_out);
D3: nand2 port map(d1_out, d2_out, data_out);
end btn;


Проверку синтакса в ISE этот код проходит, но вот при попытке поглядеть RTL схему я вижу ругань
"Model 'nand2' has different characteristics in destination library. The user component name 'nand2' conflicts with the library primitive name 'nand2'"

Нутром я чую что есть прмитив nand2, но вот где поглядеть как он устроен, дабы подогнать свое описание компонента?


Вернуться к началу
 Профиль  
 
 Заголовок сообщения: Re: Муки с FPGA
СообщениеДобавлено: 18 апр 2017, 02:30 
Здравствуйте!

Зарегистрирован: 17 апр 2017, 23:41
Сообщения: 2
Вилы найдены.
Копипаст из учебника не работает. Обошел это самодельной структурной архитектурой entity NAND2 и INV

Код:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity NAND2 is
   port (a, b: in std_logic;
         c : out std_logic);
end NAND2;
architecture ARCH of NAND2 is
begin
   c <= a nand b;
end ARCH;

--- ПЕРЕД КАЖДЫМ НОВЫМ entity НАДО ПИСАТЬ О БИБЛИОТЕКЕ
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity INV is
   port (x : in std_logic;
         y : out std_logic);
end INV;
architecture ARCH of INV is
begin
   y <= not x;
end ARCH;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity buttons is
port(data1_in : in std_logic;
     data2_in : in std_logic;
     data_out : out std_logic);
end buttons;

architecture ARCH of buttons is
component NAND2 port (a, b: in std_logic; c : out std_logic);
end component;
component INV port (x: in std_logic; y : out std_logic);
end component;

signal d1_out, d2_out, output : std_logic;
begin
D1: NAND2 port map(data1_in, data2_in, d1_out);
D2: INV port map(data1_in, d2_out);
D3: NAND2 port map(d1_out, d2_out, output);
data_out <= output;
end ARCH;


Вернуться к началу
 Профиль  
 
Показать сообщения за:  Поле сортировки  
Начать новую тему Ответить на тему  [ Сообщений: 2 ] 

Часовой пояс: UTC + 5 часов


Кто сейчас на конференции

Сейчас этот форум просматривают: нет зарегистрированных пользователей


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  

Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB